Московский государственный университет печати

Иванько А.Ф.


         

Структура и архитектура микропроцессоров современных персональных электронных вычислительных машин

Учебное пособие


Иванько А.Ф.
Структура и архитектура микропроцессоров современных персональных электронных вычислительных машин
Начало
Печатный оригинал
Об электронном издании
Оглавление
1.

Введение в архитектуру микропроцессоров

2.

Особенности набора КР 580

3.

Архитектура микропроцессора К 580 и микроЭВМ на его базе

4.

Система команд микропроцессора КР 580ИК80

5.

Структуры микропроцессорных систем и области их применения

6.

Процессоры PENTIUM

7.

Интерфейс шины процессоров PENTIUM

8.

Расширения архитектуры

9.

Двухпроцессорные системы

10.

Маркировка и идентификация процессоров PENTIUM

11.

Универсальные микропроцессоры

11.1.

Микропроцессоры компании AMD

11.2.

Микропроцессоры компании Cyrix

11.3.

Микропроцессоры с архитектурой Alpha

Список литературы

Указатели
4  именной указатель
102  предметный указатель
31  указатель иллюстраций
21  указатель компаний

8.
Расширения архитектуры

Относительно базовой архитектуры 32-разрядных процессоров и ее развития в процессорах четвертого поколения процессоры Pentium (и старше) имеют ряд расширений, появляющихся по мере совершенствования моделей. Для возможности получения сведений о них в систему команд включена инструкция CPUID, позволяющая программно в любой момент времени (а не только сразу после сигнала RESET) получить сведения о классе, модели и архитектурных особенностях конкретного процессора [ссылка на источники литературы].

В дополнение к базовой архитектуре 32-разрядных процессоров Pentium имеет набор регистров, специфических для модели - MSR (Model Specific Registers). В их число входят группа тестовых регистров (TRI-TR12), средства мониторинга производительности, регистры-фиксаторы адреса и данных цикла, вызвавшего срабатывание контроля машинной ошибки. Название этой группы регистров указывает на их возможную несовместимость для разных классов (Pentium и Pentium Pro) и даже моделей процессоров. Программа, их использующая, должна опираться на сведения о процессоре, полученные по инструкции CPUID [ссылка на источники литературы].

Средства для мониторинга производительности включают таймер реального времени и счетчики событий. Таймер TSC (Time Stamp Counter) представляет собой 64-битовый счетчик, инкрементируемый с каждым тактом ядра процессора. Для чтения его содержимого предназначена инструкция RDTSC [ссылка на источники литературы].

Счетчики событий CTRO, CTRI разрядностью по 40 бит программируются на подсчет событий различных классов, связанных с шинными операциями, исполнением инструкций, событиями во внутренних узлах, связанных с работой конвейеров, кэша, контролем точек останова и т.п. Шестибитовые поля типов событий позволяют каждому из счетчиков независимо назначить подсчет событий из обширного списка. Состояние счетчиков может быть предустановлено и считано программно. Кроме того, имеются внешние сигналы PM [1:0], которые программируются на указание фактов срабатывания или переполнения соответствующих счетчиков. Поскольку эти сигналы могут менять свое значение с частотой, не превышающей частоту системной шины, из-за внутреннего умножения частоты каждое появление этих сигналов может отражать и несколько (до значения коэффициента умножения) фактов срабатывания счетчиков [ссылка на источники литературы].

Регистр тестовыйТестовые регистры позволяют управлять большинством функциональных узлов процессора, обеспечивая возможность весьма подробного тестирования их работоспособности. С помощью битов регистра TR12 можно запретить новые архитектурные свойства (предсказание и трассировку ветвлений, параллельное выполнение инструкций), а также работу первичного кэша: [ссылка на источники литературы]

  • бит 0 - NBR (No Branch Prediction) - запрещает заполнение буфера BPB. При этом прежние вхождения продолжают действовать, для полного отключения предсказания необходимо загрузить регистр CR3 (это вызовет сброс таблицы ветвлений);

  • бит 1 - TR - разрешает формирование специального цикла сообщения о ветвлении;

  • бит 2 - SE (Single Pipe Execution) - запрещает работу второго конвейера (отменяет парное исполнение инструкций);

  • бит 3 - CI (Cache Inhibit) - запрещает заполнение строк первичного кэша. В отличие от бита CD регистра CRO, этот бит не влияет на сигнал PCD, тем самым обеспечивается возможность работы внешнего вторичного кэша при запрещенном первичном (в тестовых целях);

  • бит 9 - ITR (10 Trap Restart) - разрешает поддержку рестарта инструкций ввода-вывода при прерываниях SMI.

В технической информации на процессоры Pentium есть упоминание о свойстве «Programmable Buffer Size». Первое, что приходит в голову при переводе, будет звучать «как программируемый размер буферов» и наводит на мысль о буферах записи. На самом деле к свойствам программной или логической архитектуры это не имеет никакого отношения, а является способностью управлять чисто электрическими свойствами буферных схем интерфейса [ссылка на источники литературы].

© Центр дистанционного образования МГУП