Московский государственный университет печати

Иванько А.Ф.


         

Структура и архитектура микропроцессоров современных персональных электронных вычислительных машин

Учебное пособие


Иванько А.Ф.
Структура и архитектура микропроцессоров современных персональных электронных вычислительных машин
Начало
Печатный оригинал
Об электронном издании
Оглавление
1.

Введение в архитектуру микропроцессоров

2.

Особенности набора КР 580

3.

Архитектура микропроцессора К 580 и микроЭВМ на его базе

4.

Система команд микропроцессора КР 580ИК80

5.

Структуры микропроцессорных систем и области их применения

6.

Процессоры PENTIUM

7.

Интерфейс шины процессоров PENTIUM

8.

Расширения архитектуры

9.

Двухпроцессорные системы

10.

Маркировка и идентификация процессоров PENTIUM

11.

Универсальные микропроцессоры

11.1.

Микропроцессоры компании AMD

11.2.

Микропроцессоры компании Cyrix

11.3.

Микропроцессоры с архитектурой Alpha

Список литературы

Указатели
4  именной указатель
102  предметный указатель
31  указатель иллюстраций
21  указатель компаний

9.
Двухпроцессорные системы

Процессоры Pentium начиная со второго поколения имеют специальные интерфейсные средства для построения двухпроцессорных систем. ИнтерфейсИнтерфейс позволяет на одной локальной системной шине устанавливать два процессора, при этом почти все их одноименные выводы просто непосредственно объединяются. Целью объединения является либо использование симметричной мультипроцессорной обработки SMP (Symmetric Multi-Processing), либо построение функционально-избыточных систем FRC (Functional Redundancy Checking) [ссылка на источники литературы].

В системе с SMP каждый процессор выполняет свою задачу, порученную ему операционной системой. Поддержку SMP имеют такие OC, как Novell NetWare, Windows NT, Unix. Оба процессора разделяют общие ресурсы компьютера, включая память и внешние устройства. В каждый момент времени шиной может управлять только один процессор из двух, по определенным правилам они меняются ролями [ссылка на источники литературы].

Поскольку каждый из процессоров имеет свой внутренний первичный кэш, в круг задач интерфейса входит поддержание согласованности данных во всех иерархических ступенях оперативной памяти (два первичных, один вторичный кэш и основная память). Эта задача решается с помощью локальных циклов слежения, воспринимаемых процессором, не управляющим шиной в данный момент по сигналу ADS#, генерируемому другим процессором. Ответами на локальные циклы слежения являются сигналы PH1T# и PH1TM#, а роль сигналов H1T# и H1TM# остается прежней - они используются во внешних (по отношению к обоим процессорам) циклах слежения, инициируемых сигналами EADS# [ссылка на источники литературы].

Для обработки аппаратных прерываний в многопроцессорных системах традиционные аппаратные средства становятся непригодными, поскольку прежняя схема подачи запроса INTR и передачи вектора в цикле INTA# явно ориентирована на единственность процессора. Для решения этой задачи в структуру процессоров Pentium, начиная со второго поколения, введен расширенный программируемый контроллер прерывания APIC (Advanced Programmable Interruption Controller). Этот контроллер имеет внешние сигналы локальных прерываний LINT [1:0] и трехпроводную интерфейсную шину (PICD [1:0] и PICCLK), по которым оба процессора связываются с контроллером APIC системной платы. Запросы локальных прерываний обслуживаются только тем процессором, на выводы которого (LINTO, LINTI) поступают их сигналы. Общие (разделяемые) прерывания (в том числе и SMI) приходят к процессорам в виде сообщений по интерфейсу APIC. При этом контроллеры предварительно программируются, определяя функции каждого из процессоров в случае возникновения того или иного аппаратного прерывания. Контроллеры APIC каждого из процессоров и контроллер системной платы, связанные интерфейсом APIC, выполняют маршрутизацию прерываний (Interrupt Routing), причем как статическую, так и динамическую. Внешне программный интерфейс обработки прерываний остается совместимым с управлением контроллера 8259А, что обеспечивает прозрачность присутствия APIC для прикладного программного обеспечения. Режим обработки прерываний посредством APIC разрешается сигналом APICEN по аппаратному сбросу, впоследствии он может быть запрещен программно [ссылка на источники литературы].

Арбитраж процессоров выполняется с помощью «приватных» сигналов запроса (PBREQ#) и подтверждения передачи (PBGNT#) управления локальной шиной. Процессор - текущий владелец шины - отдаст управление шиной другому процессору по его запросу только по завершении операции. Сблокированные циклы не могут прерываться другим процессором, кроме случая, когда обращение к памяти попадает в область, модифицированный образ которой находится в кэше другого процессора. В этом случае, индицируемом сигналом PH1TM#, ему отдадут управление для выполнения обратной записи из кэша [ссылка на источники литературы].

Сигналы обычного системного арбитража (HOLD, HLDA, BOFF#) в двухпроцессорной системе действуют обычным образом, но воспринимаются и управляются поочередно текущим владельцем локальной шины [ссылка на источники литературы].

В конфигурации FRC два процессора выступают как один логический: функционально-избыточная пара master/checker. Основной процессор (Master) работает в обычном однопроцессорном режиме. Проверочный процессор выполняет все те же операции «про себя», не управляя шиной, и сравнивает выходные сигналы основного (проверяемого) процессора с теми сигналами, которые он генерирует сам, выполняя те же операции без выхода на шину. В случае обнаружения расхождения вырабатывается сигнал ошибки IERR, который может обрабатываться как прерывание [ссылка на источники литературы].

Двухпроцессорные системы в принципе могут использовать процессоры различного степпинга, но частоты ядра у них должны совпадать (шина, естественно, синхронизируется общим сигналом) [ссылка на источники литературы].

© Центр дистанционного образования МГУП